Note ABES Etude et modélisation compacte du transistor FinFET ultime Study and compact modeling of ultimate FinFET transistor FinFET Mosfet à multiple grilles Sans jonction Modèle compact Température TCAD Verilog-A Extraction de paramètres Simulation de circuits Modélisation niveau-porte FinFET Multigate mosfet Junctionless FET Compact model Temperature TCAD Verilog-A Parameter extraction Circuit simulation Gate-level modeling 621.38 Transistors MOSFET Modèles mathématiques Transistors MOSFET Méthodes de simulation MOS (électronique) Une des principales solutions technologiques liées à la réduction d’échelle de la technologie CMOS est aujourd’hui clairement orientée vers les transistors MOSFET faiblement dopés à multiples grilles. Ceux-ci proposent une meilleure immunité contre les effets canaux courts comparés aux transistors MOSFET bulk planaires (cf. ITRS 2011). Parmi les MOSFETs à multiples grilles, le transistor FinFET SOI est un candidat intéressant de par la similarité de son processus de fabrication avec la technologie des transistors planaires. En parallèle, il existe une réelle attente de la part des concepteurs et des fonderies à disposer de modèles compacts efficaces numériquement, précis et proches de la physique, insérés dans les « design tools » permettant alors d’étudier et d’élaborer des circuits ambitieux en technologie FinFET. Cette thèse porte sur l’élaboration d’un modèle compact orienté conception du transistor FinFET valide aux dimensions nanométriques. Ce modèle prend en compte les effets canaux courts, la modulation de longueur de canal, la dégradation de la mobilité, leseffets de mécanique quantique et les transcapacités. Une validation de ce modèle est réalisée par des comparaisons avec des simulations TCAD 3D. Le modèle compact est implémenté en langage Verilog-A afin de simuler des circuits innovants à base de transistors FinFET. Une modélisation niveau-porte est développée pour la simulation de circuits numériques complexes. Cette thèse présente également un modèle compact générique de transistors MOSFET SOI canaux long faiblement dopés à multiple grilles. La dépendance à la température est prise en compte. Selon un concept de transformation géométrique, notre modèle compact du transistor MOSFET double grille planaire est étendu pour s’appliquer à tout autre type de transistor MOSFET à multiple grille (MuGFET). Une validation expérimentale du modèle MuGFET sur un transistor triple grille est proposée. Cette thèse apporte enfin des solutions pour la modélisation des transistors MOSFET double grille sans jonction. One of the main technological solutions related to downscaling of CMOS technology is now clearly oriented to lightly doped multigate MOSFETs. They offer better immunity against short channel effects compared to planar bulk MOSFETs (see ITRS 2011). Among the multigate MOSFETs, the SOI FinFET transistor is an interesting candidate because of the similarity of its manufacturing process with the planar transistor technology. In parallel, there is a real expectation on the part of designers and foundries to have compact models numerically efficient, accurate and close to the physics, and then inserted in to the design tools in order to study and develop ambitious circuits in FinFET technology. This thesis focuses on the development of a design-oriented compact model of FinFET transistor valid to nanoscale dimensions. This model takes into account the short channel effects, the channel length modulation, the mobility degradation, the quantum mechanic effects and the transcapacitances. A validation of this model is carried out by comparisons with 3DTCAD simulations. The compact model is implemented in Verilog-A to simulate innovative FinFET-based circuits. A gate-level modeling is developed for the simulation of complex digital circuits. This thesis also presents a generic compact modeling of multigate SOI MOSFETs with lightly doped channels and temperature dependent. According to a concept of geometric transformation, our compact model of the planar double-gate MOSFET is extended to be applied to any other type of multigate MOSFETs (MuGFET). An experimental validation of the MuGFET compact model with a triple gate transistor is proposed. This thesis finally brings solutions for the modeling of junction less double-gate MOSFET. Electronic Thesis or Dissertation Text fr PDF 3896621 Université de Strasbourg Strasbourg 2012-12-31 https://theses.hal.science/tel-00750928 application/pdf 3573291 https://publication-theses.unistra.fr/public/theses_doctorat/2012/Chevillon_Nicolas_2012_ED269.pdf http://www.theses.fr/2012STRAD016/abes https://theses.hal.science/tel-00750928 https://theses.hal.science/tel-00750928 https://theses.hal.science/tel-00750928 Chevillon Nicolas 1982-06-07 FR 164786325 40613796 https://theses.fr/2012STRAD016 2012STRAD016 https://doi.org/10.70675/1818ff27zf15bz4b1ezb929z55c67addc089 2012-07-13 Instrumentation et microélectronique Strasbourg 131056549 Doctorat Docteur es non oui Lallement Christophe MADS_DIRECTEUR_DE_THESE_1 127971173 Mathiot Daniel MADS_MEMBRE_DU_JURY_1 157421597 Sallese Jean-Michel MADS_MEMBRE_DU_JURY_2 Pregaldiny Fabien MADS_MEMBRE_DU_JURY_3 Munteanu Daniela MADS_RAPPORTEUR_1 Raskin Jean-Pïerre MADS_RAPPORTEUR_2 École doctorale Mathématiques, sciences de l'information et de l'ingénieur (Strasbourg ; 1997-....) MADS_ECOLE_DOCTORALE_1 MA 156504863 Institut d’électronique du solide et des systèmes (Strasbourg) MADS_PARTENAIRE_DE_RECHERCHE_1 UMR 7163 157751422 93725 ddc:620 Lallement Christophe Mathiot Daniel Sallese Jean-Michel Pregaldiny Fabien Munteanu Daniela Raskin Jean-Pïerre École doctorale Mathématiques, sciences de l'information et de l'ingénieur (Strasbourg ; 1997-....) Institut d’électronique du solide et des systèmes (Strasbourg) PDF 3896621