Conception, réalisation et caractérisation de l'électronique intégrée de lecture et de codage des signaux des détecteurs de particules chargées à pixels actifs en technologie CMOS
Langue Français
Accéder à la thèseDroits d'accès : non autorisé

Ce document est protégé en vertu du Code de la Propriété Intellectuelle.

 
Auteur : Dahoumane, Mokrane
Date de soutenance : 03-11-2009

Directeur(s) de thèse : Hu, Yann


Établissement de soutenance : Université de Strasbourg
École doctorale : École doctorale Physique et chimie-physique (Strasbourg ; 1994-....)
 
Discipline : Électronique, microélectronique, optique et lasers, optoélectronique, micro-ondes
Classification : Sciences de l'ingénieur

Mots-clés libres : Convertisseurs analogique-numérique
Mots-clés :
  • Convertisseurs analogique-numérique - Thèses et écrits académiques
  • Capteurs (technologie) - Thèses et écrits académiques
  • MOS complémentaires - Thèses et écrits académiques
  • Circuits intégrés - Thèses et écrits académiques
Résumé : Les futures grandes expériences de l'exploration des lois fondamentales de la Nature (e.g. ILC) exigent des détecteurs de vertex de résolution spatiale et de granularité poussées, très minces et radio-tolérants, qui sont hors de portée des technologies de détections actuelles. Ce constat est à l'origine du développement des Capteurs CMOS à Pixels Actifs. La résolution spatiale du capteur est une performance clé. Elle résulte de la répartition des charges libérées par une particule chargée traversant, et ionisant, le volume sensible. L'encodage de la charge collectée par chaque pixel repose sur un CAN (Convertisseur Analogique Numérique) intégrable à même le substrat abritant le volume sensible du capteur. Ce CAN doit être précis, compact, rapide et de faible consommation. L'objectif de cette thèse a donc été de concevoir un CAN répondant à ces exigences conflictuelles. D abord, plusieurs architectures d'un échantillonneur-bloqueur-amplificateur ont été étudiées pour conditionner le faible signal des pixels. Une architecture originale de cet étage a été conçue. L'architecture pipeline du CAN a été choisie. La configuration de base de 1,5 bit/étage a été implémentée pour tester la validité du concept, puisqu elle permet de minimiser les contraintes sur chaque étage. Nous avons optimisé l'architecture en introduisant le concept du double échantillonnage dans un premier temps sur une configuration de 2,5 bits/étage, ceci a permis de minimiser les dimensions et la puissance. Le double échantillonnage combiné avec la résolution de 1,5 bit/étage a constitué une seconde amélioration. Une nouvelle architecture du CAN adapté à la séquence des commandes des pixels a été proposée.
 
Type de contenu : Text
 
Entrepôt d'origine : Ressource locale
Identifiant : ecrin-ori-299349
Type de ressource : Thèse