Etude et modélisation compacte du transistor FinFET ultime
Langue Français
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Auteur : Chevillon, Nicolas
Date de soutenance : 13-07-2012

Directeur(s) de thèse : Lallement, Christophe

Établissement de soutenance : Strasbourg
Laboratoire : Institut d’électronique du solide et des systèmes (Strasbourg)
École doctorale : École doctorale Mathématiques, sciences de l'information et de l'ingénieur (Strasbourg ; 1997-....)
 
Discipline : Instrumentation et microélectronique
Classification : Sciences de l'ingénieur

Mots-clés libres : FinFET, Mosfet à multiple grilles, Sans jonction, Modèle compact, Température, TCAD, Verilog-A, Extraction de paramètres, Simulation de circuits, Modélisation niveau-porte
Mots-clés :
  • Transistors MOSFET - Modèles mathématiques
  • Transistors MOSFET - Simulation, Méthodes de
  • MOS (électronique)
Résumé : Une des principales solutions technologiques liées à la réduction d’échelle de la technologie CMOS est aujourd’hui clairement orientée vers les transistors MOSFET faiblement dopés à multiples grilles. Ceux-ci proposent une meilleure immunité contre les effets canaux courts comparés aux transistors MOSFET bulk planaires (cf. ITRS 2011). Parmi les MOSFETs à multiples grilles, le transistor FinFET SOI est un candidat intéressant de par la similarité de son processus de fabrication avec la technologie des transistors planaires. En parallèle, il existe une réelle attente de la part des concepteurs et des fonderies à disposer de modèles compacts efficaces numériquement, précis et proches de la physique, insérés dans les « design tools » permettant alors d’étudier et d’élaborer des circuits ambitieux en technologie FinFET. Cette thèse porte sur l’élaboration d’un modèle compact orienté conception du transistor FinFET valide aux dimensions nanométriques. Ce modèle prend en compte les effets canaux courts, la modulation de longueur de canal, la dégradation de la mobilité, leseffets de mécanique quantique et les transcapacités. Une validation de ce modèle est réalisée par des comparaisons avec des simulations TCAD 3D. Le modèle compact est implémenté en langage Verilog-A afin de simuler des circuits innovants à base de transistors FinFET. Une modélisation niveau-porte est développée pour la simulation de circuits numériques complexes. Cette thèse présente également un modèle compact générique de transistors MOSFET SOI canaux long faiblement dopés à multiple grilles. La dépendance à la température est prise en compte. Selon un concept de transformation géométrique, notre modèle compact du transistor MOSFET double grille planaire est étendu pour s’appliquer à tout autre type de transistor MOSFET à multiple grille (MuGFET). Une validation expérimentale du modèle MuGFET sur un transistor triple grille est proposée. Cette thèse apporte enfin des solutions pour la modélisation des transistors MOSFET double grille sans jonction.
 
Type de contenu : Text
Format : PDF
 
Entrepôt d'origine : STAR : dépôt national des thèses électroniques françaises
Identifiant : 2012STRAD016
Type de ressource : Thèse